<div dir="ltr">                 CALL FOR PAPERS<br>-----------------------------------------------------------------<br>     29th Reconfigurable Architectures Workshop<br>    RAW 2022            <br>Lyon, France, May 30 – 31, 2022<br>-----------------------------------------------------------------<br>QUICK LINK:<br>Web site: <a href="http://raw.necst.it/">http://raw.necst.it/</a><br>Submissions: <a href="https://easychair.org/conferences/?conf=raw2022">https://easychair.org/conferences/?conf=raw2022</a><br>IMPORTANT DATES:<br>Submission deadline February 11, 2022<br>Decision notification February 18, 2022<br>Conference: May 30-31, 2022<br>-----------------------------------------------------------------<br>RAW 2022<br><br>The 29th Reconfigurable Architectures Workshop (RAW 2022) will be held in Lyon in May 2022. RAW 2022 is associated with the 36th Annual IEEE International Parallel & Distributed Processing<br>Symposium (IEEE IPDPS 2022) and is sponsored by the IEEE Computer Society and the Technical Committee on Parallel Processing. The workshop is one of the oldest platforms and a vibrant forum for researchers to present new ideas, fresh results, and on-going research into both theoretical and practical advances including novel innovations in Reconfigurable Computing. A reconfigurable computing environment is characterized by the ability of underlying hardware architectures or devices to rapidly alter (often on the fly) the functionalities of their components and the interconnection between them to suit the problem at hand. The area has a rich theoretical tradition and wide practical applicability. There are several commercially available reconfigurable platforms (FPGAs and coarse-grained devices) and many modern applications (including embedded systems and HPC) use reconfigurable subsystems. An appropriate mix of theoretical foundations and practical considerations, including algorithms architectures, applications, technologies and tools, is essential to fully exploit the possibilities offered by reconfigurable computing. The Reconfigurable Architectures Workshop aims to provide a forum for<br>creative and productive interaction for researchers and practitioners in the area. This year the workshop will also provide a platform for work in progress.<br><br>-----------------------------------------------------------------<br>SUBMISSION OF PAPERS<br><br>Submissions should be a complete manuscript or, in special cases, may be a summary of relevant work. Authors are highly encouraged to submit a demo of their work and provide source code/relevant material to reproduce the paper’s results. Manuscripts for full papers should not exceed 8 single-spaced, double-column pages using 10-point font on 8.5 x 11 inch pages (IEEE conference style) including references, figures and tables. Manuscripts for short papers should not exceed 4 single-space, double-column pages. Papers are to be submitted through EasyChair. Submitted papers should not have appeared in or be under consideration for another workshop, conference or journal. All papers must be submitted electronically in PDF format. Submissions can be made through:<br>. the RAW2022 web site: <a href="http://raw.necst.it/">http://raw.necst.it/</a><br>. EasyChair: <a href="https://easychair.org/conferences/?conf=raw2022">https://easychair.org/conferences/?conf=raw2022</a><br><br>-----------------------------------------------------------------<br>IMPORTANT DATES<br>Submission deadline January 21, 2022<br>Decision notification: February 18, 2022<br>Conference: May 30-31, 2022<br>-----------------------------------------------------------------<br>TOPICS OF INTEREST<br>Hot Topics<br>- Configurable Cloud<br>- Heterogeneous Computing in Data Centers<br>- Accelerating Data Center Workloads<br>- FPGA-based Deep Learning<br>- Accelerating Genomic Computations<br>- Accelerating Data Analytics<br>- Reconfigurable Computing in the IoT era<br>- Organic Computing, BiologicallyInspired Solutions<br>- Applications in Finance<br>Architecture & CAD<br>- Algorithmic Techniques and Mapping<br>- Emerging Technologies (optical models, 3D Interconnects, devices)<br>- Reconfigurable Accelerators<br>- Embedded Systems and DomainSpecific solutions (Digital Media, Gaming, Automotive applications)<br>- FPGA-based MPSoC and Multicore<br>- Distributed Systems & Networks<br>- Wireless and Mobile Systems<br>- Critical issues (Security, Energy efficiency, Fault-Tolerance)<br>Runtime/System Management<br>- Runtime Reconfiguration Models<br>- Autonomic computing systems<br>- Operating Systems and High-Level Synthesis<br>- High-Level Design Methods (HW/SW co-design, Compilers)<br>- System Support (Soft processor programming)<br>- Runtime Support<br>- Reconfiguration Techniques (reusable artifacts)<br>- Simulation and Prototyping (performance analysis, verification tools)<br>-----------------------------------------------------------------<br>KEYNOTES<br><br>Title:<br>Using FPGAs in datacenters and the cloud<br> <br>Abstract:<br>Several trends in the IT industry are driving an increasing specialization of the hardware layers. On the one hand, demanding workloads, large data volumes, diversity in data types, etc. are all factors contributing to make general purpose computing too inefficient. On the other hand, cloud computing and its economies of scale allow vendors to invest on specialized hardware for particular tasks that otherwise would be too expensive or consume resources needed elsewhere.  In this talk I will discuss the shift towards hardware acceleration and show with several examples from industry and from research the large role that FPGAs could play.<br> <br>Speaker Bio:<br>Gustavo Alonso is a professor in the Department of Computer Science of ETH Zurich where he is a member of the Systems Group. His research interests include data management, distributed systems, cloud computing, and hardware acceleration. Gustavo is an ACM Fellow and an IEEE Fellow as well as a Distinguished Alumnus of the Department of Computer Science of UC Santa Barbara.<br>-----------------------------------------------------------------<br><br>Title:<br>Programming AIEngine Devices with MLIR<br> <br>Abstract:<br>With the slowing of CMOS technology scaling trends and the continued growth of compute requirements for applications like 5G wireless and machine learning, there has been a widespread emphasis on new accelerator architectures emphasizing heterogeneity.  However, programming heterogeneous devices can be challenging, requiring heterogenous design tools supporting multiple levels of abstraction.  This talk will present our work to develop open design tools for Xilinx Versal devices with AIEngine processors based on MLIR, a new compiler infrastructure which directly supports multiple levels of abstraction.<br> <br>Speaker Bio:<br>Stephen Neuendorffer is a Distinguished Engineer in the Xilinx Research Labs working on various aspects of system design for FPGAs.  Previously, he was product architect of Xilinx Vivado HLS and co-authored a widely used textbook on HLS design for FPGAs.  He received B.S. degrees in Electrical Engineering and Computer Science from the University of Maryland, College Park in 1998. He graduated with University Honors, Departmental Honors in Electrical Engineering, and was named the Outstanding Graduate in the Department of Computer Science. He received the Ph.D. degree from the University of California, Berkeley, in 2003, after being one of the key architects of Ptolemy II.<br>-----------------------------------------------------------------<br>ORGANIZERS<br><br>Workshop Chair<br>Marco D. Santambrogio, Politecnico di Milano, Italy<br><br>Program Chair<br>Lana Josipović, EPFL, Switzerland<br><br>Steering Committee<br>Juergen Becker, Karlsruhe Insttute of Technology, Germany<br>Viktor K. Prasanna, University of Southern California, USA<br>Ramachandran Vaidyanathan, Louisiana State University, USA<br><br>Publicity<br>Brian Veale, IBM, USA<br>Yukinori Sato, Toyohashi University of Technology, Japan<br>Dirk Stroobandt, Ghent University, Belgium</div>